- Joined
- Aug 13, 2015
- Messages
- 5,214
- Reaction score
- 3,883
- Age
- 26
ModelSim SE v6.2b
Система цифрового моделирования проектов на основе VHDL, Verilog и «смешанных» описаний с встроенными функциями анализа производительности, индикации «активности» кода (code coverage), компаратора временных диаграмм и визуализатора Enhanced Dataflow Window. Основные функциональные возможности: высокая скорость моделирования для RTL и Gate проектов; единое моделирующее ядро и оптимизированной архитектуры Native Compiled; интерактивная отладка и анализ с помощью модуля Debug Detective; интегрированный анализ Code Coverage; оптимизация скорости моделирования с помощью анализатора производительности Performance Analyzer; исчерпывающая трассировка сигналов Signal Spy; встроенный отладчик С; поддержка интерфейсов С и Tcl/Tk; поддержка ОС Unix/Windows/Linux.
Основные функциональные возможности
Рекордно высокая скорость компиляции и моделирования. Единое "ядро" моделирования. Возможность моделирования "смешанных" VHDL/Verilog-проектов на едином "ядре". Простота портируемости и поддержки библиотек за счет независимости от платформы и версии симулятора. Защита "интеллектуальной собственности", гарантируемая посредством компиляции машинно-независимого объектного кода. Широкие отладочные возможности. Простой и полнофункциональный графический интерфейс пользователя. Простота настройки на индивидуальные требования пользователя с помощью Tcl/Tk. Пол
ная поддержка всех стандартов VHDL и Verilog. Поддержка бибилиотек всех основных изготовителей ASIC и FPGA. Интеграция с пакетами других фирм. Техническая поддержка фирмы Mentor Graphics. ModelSim SE/PLUS позволяет пользователю "смешивать" VHDL- и Verilog-объекты в рамках одного проекта, обеспечивая возможность "сквозной" отладки всего проекта.
ModelSim SE is our UNIX, Linux, and Windows-based simulation and debug environment, combining high performance with the most powerful and intuitive GUI in the industry.
Features:
* Unified Coverage Database (UCDB) which is a central point for managing, merging, viewing, analyzing and reporting all coverage information.
* Source Annotation. The source window can be enabled to display the values of objects during simulation or when reviewing simulation results logged to WLF.
* Finite State Machine Coverage for both VHDL and Verilog is now supported.
* Code Coverage results can now be reviewed post-simulation using the graphical user environment.
* Simulation messages are now logged in the WLF file and new capabilities for managing message viewing are provided in the message viewer.
* SystemC is now supported for x86 Linux 64-bit platforms.
* Transaction recording and viewing is supported for SystemC using the SCV transaction recording facilities.
* The GUI debug and analysis environment continues to evolve to provide greater user-customization and better performance.
* SystemVerilog for design support continues to expand with many new constructs added for this release.
* Message logging and viewing. Simulation messages are now logged in the WLF and new capabilities for managing message viewing are provided. Messages are organized by their severity and type.
home http://www.model.com/products/products_se.asp
http://eie.miem.edu.ru/mentor/index.php?page=product&id=2
скачать комплект
101973KB
http://www.fixdown.com/soft/16229.asp?full=cqoltel-downs
http://www.fixdown.com/soft/16229.asp?full=cqoltel-downs2
http://www.fixdown.com/soft/16229.asp?full=gdcnc-downs18
http://www.fixdown.com/soft/16229.asp?full=gd165-downs
Система цифрового моделирования проектов на основе VHDL, Verilog и «смешанных» описаний с встроенными функциями анализа производительности, индикации «активности» кода (code coverage), компаратора временных диаграмм и визуализатора Enhanced Dataflow Window. Основные функциональные возможности: высокая скорость моделирования для RTL и Gate проектов; единое моделирующее ядро и оптимизированной архитектуры Native Compiled; интерактивная отладка и анализ с помощью модуля Debug Detective; интегрированный анализ Code Coverage; оптимизация скорости моделирования с помощью анализатора производительности Performance Analyzer; исчерпывающая трассировка сигналов Signal Spy; встроенный отладчик С; поддержка интерфейсов С и Tcl/Tk; поддержка ОС Unix/Windows/Linux.
Основные функциональные возможности
Рекордно высокая скорость компиляции и моделирования. Единое "ядро" моделирования. Возможность моделирования "смешанных" VHDL/Verilog-проектов на едином "ядре". Простота портируемости и поддержки библиотек за счет независимости от платформы и версии симулятора. Защита "интеллектуальной собственности", гарантируемая посредством компиляции машинно-независимого объектного кода. Широкие отладочные возможности. Простой и полнофункциональный графический интерфейс пользователя. Простота настройки на индивидуальные требования пользователя с помощью Tcl/Tk. Пол
ная поддержка всех стандартов VHDL и Verilog. Поддержка бибилиотек всех основных изготовителей ASIC и FPGA. Интеграция с пакетами других фирм. Техническая поддержка фирмы Mentor Graphics. ModelSim SE/PLUS позволяет пользователю "смешивать" VHDL- и Verilog-объекты в рамках одного проекта, обеспечивая возможность "сквозной" отладки всего проекта.
ModelSim SE is our UNIX, Linux, and Windows-based simulation and debug environment, combining high performance with the most powerful and intuitive GUI in the industry.
Features:
* Unified Coverage Database (UCDB) which is a central point for managing, merging, viewing, analyzing and reporting all coverage information.
* Source Annotation. The source window can be enabled to display the values of objects during simulation or when reviewing simulation results logged to WLF.
* Finite State Machine Coverage for both VHDL and Verilog is now supported.
* Code Coverage results can now be reviewed post-simulation using the graphical user environment.
* Simulation messages are now logged in the WLF file and new capabilities for managing message viewing are provided in the message viewer.
* SystemC is now supported for x86 Linux 64-bit platforms.
* Transaction recording and viewing is supported for SystemC using the SCV transaction recording facilities.
* The GUI debug and analysis environment continues to evolve to provide greater user-customization and better performance.
* SystemVerilog for design support continues to expand with many new constructs added for this release.
* Message logging and viewing. Simulation messages are now logged in the WLF and new capabilities for managing message viewing are provided. Messages are organized by their severity and type.
home http://www.model.com/products/products_se.asp
http://eie.miem.edu.ru/mentor/index.php?page=product&id=2
скачать комплект
101973KB
http://www.fixdown.com/soft/16229.asp?full=cqoltel-downs
http://www.fixdown.com/soft/16229.asp?full=cqoltel-downs2
http://www.fixdown.com/soft/16229.asp?full=gdcnc-downs18
http://www.fixdown.com/soft/16229.asp?full=gd165-downs
Last edited by a moderator: